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在PLD開發(fā)中提高VHDL的綜合質量

時間:2023-02-21 00:10:37 電子通信論文 我要投稿
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在PLD開發(fā)中提高VHDL的綜合質量

摘要:介紹可編程邏輯器件的開發(fā)流程,敘述EDA工具QuartusII和LeonardoSpectrum在Altera公司CPLD器件開發(fā)中的應用,給出提高VHDL綜合質量的幾點經驗。
  關鍵詞:電子設計自動化可編程邏輯器件硬件描述語言邏輯綜合
  
  引言
  
  隨著計算機與微電子技術的發(fā)展,電子設計自動化EDA(ElectronicDesignAutomation)和可編程邏輯器件PLD(ProgrammableLogicDevice)的發(fā)展都非常迅速,熟練地利用EDA軟件進行PLD器件開發(fā)已成為電子工程師必須掌握的基本技能。先進的EDA工具已經從傳統(tǒng)的自下而上的設計方法改變?yōu)樽皂斚蛳碌脑O計方法,以硬件描述語言HDL(HardwareDescriptionLanguage)來描述系統(tǒng)級設計,并支持系統(tǒng)仿真和高層綜合。ASIC(ApplicationSpecificIntegratedCircuit)的設計與制造,電子工程師在實驗室就可以完成,這都得益于PLD器件的出現(xiàn)及功能強大的EDA軟件的支持。現(xiàn)在應用最廣泛的高密度PLD器件主要是現(xiàn)場可編程門陣列FPGA(FieldProgrammableGateArray)和復雜可編程邏輯器件CPLD(ComplexProgrammableLogicDevice)。
  
  EDA軟件方面,大體可以分為兩類:
  
 、貾LD器件廠商提供的EDA工具。較著名的如:Altera公司的Max+plusII和QuartusII、Xilinx公司的FoundationSeries、Latice-Vantis公司的ispEXERTSystem。
  
 、诘谌綄I(yè)軟件公司提供的EDA工具。常用的綜合工具軟件有:Synopsys公司的FPGACompilerII、ExemplarLogic公司的LeonardoSpectrum、Synplicity公司的Synplify。第三方工具軟件是對CPLD/FPGA生產廠家開發(fā)軟件的補充和優(yōu)化,如通常認為Max+plusII和QuartusII對VHDL/VerilogHDL邏輯綜合能力不強,如果采用專用的HDL工具進行邏輯綜合,會有效地提高綜合質量。
  
  1PLD器件的開發(fā)
  
  CPLD/FPGA設計越來越復雜,使用硬件描述語言設計可編程邏輯電路已經成為大勢所趨,目前最主要的硬件描述語言是:VHDL(VeryHighSpeedIntegratedCircuitHDL)和VerilogHDL。兩種語言都已被確定為IEEE標準。
  
  用VHDL/VerilogHDL語言開發(fā)可編程邏輯電路的完整流程為:
  
 、傥谋揪庉。用任何文本編輯器都可以,但通常在專用的HDL編輯環(huán)境中進行。因為專業(yè)的集成開發(fā)環(huán)境通常提供各種結構模板,并且可以自定義各種要素(例如關鍵字、字符串、注釋等)的色彩顯示,提高可讀性,提高輸入效率。
  
 、诠δ芊抡妗⑽募{入HDL仿真軟件進行功能仿真,檢查邏輯功能是否正確。
  
 、圻壿媰(yōu)化與綜合。將源文件調入邏輯綜合軟件進行邏輯分析處理,即將高層次描述(行為或數(shù)據(jù)流級描述)轉化為低層次的網(wǎng)表輸出(寄存器與門級描述),邏輯綜合軟件會生成EDIF(ElectronicDesignInterchangeFormat)格式的EDA工業(yè)標準文件。這步在PLD開發(fā)過程中最為關鍵,影響綜合質量的因素有兩個,即代碼質量和綜合軟件性能。
  
 、苓m配與分割。如果整個設計超出器件的宏單元或I/O單元資源,可以將設計劃分到多片同系列的器件中。
  
 、菅b配或布局布線。將EDIF文件調入PLD廠家提供的軟件中進行裝配(對于CPLD)或布局布線(對于FPGA),即將設計好的邏輯寫入CPLD/FPGA器件中。
  
 、迺r序仿真。即延時仿真,由于不同器件、不同布局布線,給延時造成的影響不同,因此對系統(tǒng)進行時序仿真,檢驗設計性能,消除競爭冒險是必不可少的步驟。
  
  利用VHDL語言進行PLD設計開發(fā)的基本流程如圖1所示。如果選用Altera公司CPLD器件作為目標器件,上述過程可以在Altera公司提供的Max+plusII或QuartusII集成開發(fā)環(huán)境中完成,但如果選用專用的EDA綜合工具作為補充,完成邏輯優(yōu)化與綜合,設計質量會更好。第三方綜合軟件的主要功能就是對HDL語言的源文件進行邏輯綜合,生成.edf的EDA工業(yè)標準文件,然后在PLD廠家提供的開發(fā)軟件中調入.edf文件,進行編譯、仿真、器件編程等過程,最終完成整個設計。針對Altera公司CPLD器件,我們選用QuartusII+LeonardoSpectrum的EDA組合開發(fā)方式,更重要的是,廣大學習愛好者可以在www.altera.com網(wǎng)站免費獲得。下面對兩款軟件作簡要介紹。
  
  2QuartusII軟件的應用
  
  QuartusII是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)境,提供從設計輸入到器件編程的全部功能。
  
  
  
  QuartusII可以產生并識別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和VerilogHDL網(wǎng)表文件,為其它EDA工具提供了方便的接口;可以在QuartusII集成環(huán)境中自動運行其它EDA工具。
  
  利用QuartusII軟件的開發(fā)流程可概括為以下幾步:設計輸入、設計編譯、設計定時分析、設計仿真和器件編程。
  
 。1)設計輸入
  
  QuartusII軟件在File菜單中提供"NewProjectWizard…"向導,引導設計者完成項目的創(chuàng)建。當設計者需要向項目中添加新的VHDL文件時,可以通過"New"選項選擇添加。
  
 。2)設計編譯
  
  QuartusII編譯器完成的功能有:檢查設計錯誤、對邏輯進行綜合、提取定時信息、在指定的Altera系列器件中進行適配分割,產生的輸出文件將用于設計仿真、定時分析及器件編程。
  
  圖4LeonardoSpectrum軟件AdvancedFlowTabs界面
  
 、偈紫却_定軟件處于CompileMode,可以通過Processing菜單進行選擇。
  
 、谠赑rocessing菜單中選擇CompilerSettings項,如圖2所示?梢赃M行器件選擇、模式設定、綜合和適配選項設定及設計驗證等。
  
 、蹎螕鬚rocessing菜單下的"StartCompilation"項,開始編譯過程。
  
  ④查看編譯結果。如圖3所示,我們可以得到詳細的編譯報告。
  
 。3)設計定時分析
  
  單擊Project菜單下的"TimingSettings…"選項,可以方便地完成時間參數(shù)的設定。QuartusII軟件的定時分析功能在編譯過程結束之后自動運行,并在編譯報告的TimingAnalyses文件夾中顯示,如圖3所示。其中我們可以得到最高頻率fmax、輸入寄存器的建立時間tSU、引腳到引腳延遲tPD、輸出寄存器時鐘到輸出的延遲tCO和輸入保持時間tH等時間參數(shù)的詳細報告,從中可以清楚地判定是否達到系統(tǒng)的定時要求。
  
  (4)設計仿真
  
  QuartusII軟件允許設計者使用基于文本的向量文件(.vec)作為仿真器的激勵,也可以在QuartusII軟件的波形編輯器中產生向量波形文件(.vwf)作為仿真器的激勵。波形編輯方式與MAX+PLUSII軟件的操作相似。在Processing菜單下選擇"SimulateMode"選項進入仿真模式,選擇"SimulatorSettings…"對話框進行仿真設置。在這里可以選擇激勵文件、仿真模式(功能仿真或時序仿真)等,單擊"RunSimulator"即開始仿真過程。
  
 。5)器件編程
  
  設計者可以將配置數(shù)據(jù)通過MasterBlaster或ByteBlasterMV通信電纜下載到器件當中,通過被動串行配置模式或JTAG模式對器件進行配置編程,還可以在JTAG模式下給多個器件進行編程。利用QuartusII軟件給器件編程或配置時,首先需要打開編程器(在New菜單選項中選擇打開ChainDescriptionFile),在編程器中可以進行編程模式設置(Mode下拉框)、硬件配置(ProgrammingHardware對話框)及編程文件選擇(AddFile…按鈕),將以上配置存盤產生.cdf文件,其中存儲了器件的名稱、器件的設計及硬件設置等編程信息。當以上過程正確無誤后,單擊Start按鈕即可開始對器件進行編程配置。
  
  3LeonardoSpectrum軟件的應用
  
  LeonardoSpectrum是MentorGraphics的子公司ExemplarLogic的專業(yè)VHDL/VerilogHDL綜合軟件,簡單易用,可控性較強,可以在LeonardoSpectrum中綜合優(yōu)化并產生EDIF文件,作為QuartusII的編譯輸入。該軟件有三種邏輯綜合方式:SynthesisWizard(綜合向導)、QuickSetup(快速完成)、AdvancedFlowTabs(詳細流程)方式。三種方式完成的功能基本相同。SynthesisWizard方式最簡單,AdvancedFlowTabs方式則最全面,該方式有六個選項單,如圖4所示,分別完成以下功能:器件選擇、設計文件輸入、約束條件指定、優(yōu)化選擇、輸出網(wǎng)表文件設置及選擇調用布局布線工具。
  
  以上每步操作都提供相應的幫助,簡單明了。需要注意的是,在輸入設計文件時要正確排列文件的次序,將底層文件放在前面,頂層文件放到后面,這樣LeonardoSpectrum軟件才能正確地建立數(shù)據(jù)信息庫。綜合完成后,可以將輸出網(wǎng)表文件(.EDF)作為MAX+PLUSII或QuartusII的設計輸入文件,再完成編譯、仿真、定時分析和器件編程等步驟,完成整個系統(tǒng)的設計過程。
  
 。ˋ)(B)(C)(D)
  
  4VHDL編碼方式對綜合質量的影響
  
  VHDL語言支持全部的仿真功能,但并不是全部可綜合的。VHDL程序的許多硬件描述和仿真結構沒有對應的數(shù)字電路來實現(xiàn),還有些描述在理論上可以映射為對應的數(shù)字電路,但是卻不能保證其精確性,比如延時模型。隨著綜合算法技術水平的提高,針對某些寄存器傳輸級RTL(RegisterTransferLevel)電路描述可以進行有效的優(yōu)化,但是對于更普遍的電路描述這還不夠,因此綜合結果是否滿足給定的時間約束條件和面積約束條件,還取決于VHDL編碼方式。下面給出幾點經驗,相信對提高綜合質量有所幫助與啟發(fā)。
  
 。1)資源共享
  
  例如下面的兩段代碼中,(A)需要2個加法器,而完成同樣的功能,略做修改;(B)只需要1個加法器,有效地減少了使用面積。
  
  適當?shù)乩脠A括號進行重新組合,有時也可以實現(xiàn)資源的共享。如下面兩段代碼(C)和(D),(D)中輸入信號b和c即可實現(xiàn)加法器的共享。
  
 。2)使用帶范圍限制的整數(shù)
  
  在VHDL中無約束整數(shù)的范圍是-2147483647~+2147483647。這意味著至少需要32位來表示,但通常這會造成資源的浪費,有些綜合軟件會自動優(yōu)化,但所消耗的時間是相當可觀的。因此,如果不需要全范圍的整型數(shù)據(jù),最好指定范圍,例如:
  
  signalsmall_int:integerrange255downto0;
  
  small_int在本例中只需要8位,而不是32位,有效地節(jié)約了
  
  
  
  器件面積。
  
 。3)使用宏模塊
  
  當在VHDL中使用算術邏輯、關系邏輯等通用邏輯結構時,多數(shù)EDA開發(fā)軟件及專用綜合工具通常包含針對特定工藝的優(yōu)化宏模塊供我們選擇,從功能上可分為時序電路宏模塊、運算電路宏模塊和存儲器宏模塊,具有很高的執(zhí)行效率,使得綜合結果面積更小、頻率更高、所需編譯時間更短。當然,它們是針對特定工藝的,這將使VHDL程序依賴于具體的器件系列,影響移植性。
  
  (E)(F)
  
 。4)高級設計優(yōu)化
  
  上述幾種方法是在沒有改變其功能性的情況下進行綜合優(yōu)化的,有時候我們可以在不妨礙設計規(guī)格約束的前提下,稍微改變其功能,來提高綜合效率,參考下面兩個例子(E)和(F)。
  
  在(E)中,綜合工具建立遞增計數(shù)器和完整的比較器;在(F)中,綜合工具建立遞減計數(shù)器和對于常數(shù)零的比較器。由于和常數(shù)作比較更易于實現(xiàn),且占用邏輯單元更少,因此(F)程序更高效。
  
  另外,由于綜合工具只能支持VHDL的子集,為保證在綜合前后的仿真保持相同,以下語句在綜合中應該避免使用:
  
  ◇避免使用waitforxxns,這種語句不會被綜合為實際的電路元件;
  
  ◇避免使用afterxxns,在綜合工具進行綜合時,會忽略after語句;
  
  ◇避免在信號和變量聲明時賦初值,因為大部分綜合工具會忽略初始化語句,如果使用初始化語句,那么綜合的結果和仿真的結果將會產生差異。
  
  結語
  
  功能強大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展,使PLD設計或ASIC設計過程更簡單、更快捷;但是,要提高設計質量,編程方式仍然起著至關重要的作用,需要我們在實踐中不斷摸索,積累經驗,提高設計水平。
  
  
  
  
  
  

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